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基于JESD204B接口协议的接收端电路研制被引量：3: 2016年; 文章提出了一种符合JESD204B协议规范的接收电路设计方案。首先根据设计需求进行分析,对接收电路的总体架构自顶而下地进行了设计。其次,分析了接收电路的组成框架及各个子模块的设计思路和功能,完成了JESD204B接口传输层、链路层的设计。具体包括传输层的数据解帧模块设计和链路层的字符替换、解扰、解码、缓存buffer等模块设计。此外还设计了字符定界、物理层测试、错误检测和ILAS序列检测等电路模块,最终完成了一个符合JESD204B协议规范的接收电路完整设计。最后在XILINX公司的Vivado平台对整个接收电路的设计进行了仿真和综合,并且与第三方IP核发送端电路进行对接和环回验证。结果表明,本设计能够与第三方IP对接成功,完全符合协议规范和性能要求。; 吴让仲杨敏刘建姚亚峰; 关键词：接收端电路设计现代信号处理

JESD204B接口协议中的8B10B编码器设计被引量：8: 2015年; 基于JESD204B接口协议设计和实现了一种新型8B10B编码器。利用极性信息简化编码码表;利用3B4B与5B6B并行编码提升电路工作频率;利用人为加入一位均衡信息,减少逻辑处理层数。仿真结果表明,电路单元面积1 756 mm2、功耗1.13 m W及最大工作频率342 m Hz,相较于传统方法具有一定的改进且完全符合JESD204B协议规范。可应用于基于JESD204B接口协议的高速串行接口的设计中。; 霍兴华姚亚峰贾茜茜刘建; 关键词：查找表

一种结合高精度TDC的快速全数字锁相环被引量：7: 2017年; 针对传统全数字锁相环锁相周期长、时间数字转换电路量化误差较大等问题,提出了一种在高分辨率时间数字转换器的基础上能够快速锁相的全数字锁相环.本设计提出的相调模块将量化的相位差还原成时间序列,并在状态机的控制下加入到重构信号中,从而能够在检测到相位差之后的最多两个输入参考时钟周期内使相位一次性对齐,锁相时间控制在0.72μs之内;设计的上升沿检测电路能够在重构与参考信号同频时,准确地检测两者上升沿是否同时到来并给出相应的使能信号,从而在锁相时关闭时间数字转换电路,大大降低了电路的功耗;优化了多时钟多相位的时间数字转换器粗量化的计算方法,提高了粗量化速度,增大了计数器位宽,扩大了测量范围,并且量化误差控制在0.25ns之内.最后完成了整体设计的RTL级建模及仿真,结果证明,该全数字锁相环具有锁相速度快、量化精度高、稳定性好、功耗低、输出频率便于调整等特点.; 姚亚峰孙金傲霍兴华刘建; 关键词：全数字锁相环可编程逻辑门阵列

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刘建