魏星
- 作品数：21 被引量：10H指数：2
- 供职机构：中国科学院电子学研究所更多>>
- 发文基金：国家自然科学基金北京市重点实验室开放基金更多>>
- 相关领域：电子电信自动化与计算机技术轻工技术与工程电气工程更多>>
- 一种基于与或非结构的可编程逻辑单元
- 本发明公开了一种基于与或非结构的可编程逻辑单元，其包括与或非基本单元，所述与或非基本单元在SRAM存储单元的输出控制信号的控制下实现第一输入数据和第二输入数据“与非”或者“或非”的功能；其中，所述与或非基本单元包括：上拉...
- 黄志洪韦援丰杨立群李威魏星江政泓林郁杨海钢
- 文献传递
- 用于FPGA的嵌入式浮点型DSP硬核结构
- 本公开提供了一种用于FPGA的嵌入式浮点型DSP硬核结构，包括：第一输入单元，由输入寄存器组和浮点数乘法专用前加器构成，通过相对应的配置位，对输入数据进行输入寄存或者旁路选择；乘法器单元，连接到所述第一输入单元，接收前级...
- 赵赫杨海钢黄志洪魏星李小龙
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- 一种基于与或非结构的可编程逻辑单元
- 本发明公开了一种基于与或非结构的可编程逻辑单元，其包括与或非基本单元，所述与或非基本单元在SRAM存储单元的输出控制信号的控制下实现第一输入数据和第二输入数据“与非”或者“或非”的功能；其中，所述与或非基本单元包括：上拉...
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- 用于FPGA的嵌入式浮点型DSP硬核结构
- 本公开提供了一种用于FPGA的嵌入式浮点型DSP硬核结构，包括：第一输入单元，由输入寄存器组和浮点数乘法专用前加器构成，通过相对应的配置位，对输入数据进行输入寄存或者旁路选择；乘法器单元，连接到所述第一输入单元，接收前级...
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- 一种SIMD结构浮点融合点乘运算单元
- 本公开提供了一种SIMD结构浮点融合点乘运算单元，其操作数提取与尾数准备模块将操作数的符号位、指数位和尾数位分离；指数与符号预处理模块比较指数位的大小，计算阶差和符号；SIMD部分积乘法与对齐运算单元对尾数进行相乘、补零...
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- 一种单精度浮点融合点乘运算装置
- 本公开提供了一种单精度浮点融合点乘运算装置，包括操作数提取与规格化检查模块，将操作数的符号位、指数位和尾数位进行分离，生成尾数；符号预处理模块进行乘积运算的符号判断；部分积乘积模块进行尾数的部分积乘法；指数比较与求和模块...
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- 一种基于与或非结构的可编程逻辑单元
- 本发明公开了一种基于与或非结构的可编程逻辑单元，其包括与或非基本单元，所述与或非基本单元在SRAM存储单元的输出控制信号的控制下实现第一输入数据和第二输入数据“与非”或者“或非”的功能；其中，所述与或非基本单元包括：上拉...
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- 一种基于与非锥簇架构FPGA输入交叉互连设计优化方法被引量：2
- 2016年
- 该文针对与非锥(And-Inverter Cone,AIC)簇架构FPGA开发中面临的簇面积过大的瓶颈问题,对其输入交叉互连设计优化进行深入研究,在评估优化流程层次,首次创新性提出装箱网表统计法对AIC簇输入和反馈资源占用情况进行分析,为设计及优化输入交叉互连结构提供指导,以更高效获得优化参数。针对输入交叉互连模块,在结构参数设计层次,首次提出将引脚输入和输出反馈连通率分离独立设计,并通过大量的实验,获得最优连通率组合。在电路设计实现层次,有效利用AIC逻辑锥电路结构特点,首次提出双相输入交叉互连电路实现。相比于已有的AIC簇结构,通过该文提出的优化方法所得的AIC簇自身面积可减小21.21%,面积制约问题得到了明显改善。在实现MCNC和VTR应用电路集时,与Altera公司的FPGA芯片Stratix IV(LUT架构)相比,采用具有该文所设计的输入交叉互连结构的AIC架构FPGA,平均面积延时积分别减小了48.49%和26.29%;与传统AIC架构FPGA相比,平均面积延时积分别减小了28.48%和28.37%,显著提升了FPGA的整体性能。
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- 关键词：连通率
- 一种优化FFT混合基算法的对称二叉树分解方法
- 本公开提供了一种优化FFT混合基算法的对称二叉树分解方法，按照如下步骤进行：针对给定点数的FFT进行迭代循环分解过程，不断将其按照对称方法分解成若干个小点数FFT的组合形式；基底循环替换过程，循环迭代交换第一次分解后所产...
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- 一种基于与或非结构的可编程逻辑单元
- 本发明公开了一种基于与或非结构的可编程逻辑单元，其包括与或非基本单元，所述与或非基本单元在SRAM存储单元的输出控制信号的控制下实现第一输入数据和第二输入数据“与非”或者“或非”的功能；其中，所述与或非基本单元包括：上拉...
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