陈豪威
- 作品数：6 被引量：11H指数：2
- 供职机构：中国计量学院信息工程学院更多>>
- 发文基金：国家质检总局科技计划项目浙江省科技计划项目国家自然科学基金更多>>
- 相关领域：电子电信自动化与计算机技术更多>>
- WIMAX LDPC码译码器的FPGA实现被引量：2
- 2011年
- 设计了基于TDMP-NMS算法的码率码长可配置LDPC码译码器,支持WIMAX标准LDPC码的译码。通过插入最短的额外时钟周期,使得更新后的节点信息得到了及时利用。采用一种工作于增量模式的基于填充算法的桶形移位寄存器结构,实现了对该标准中576、768、1152、2304 4种码长LDPC码译码的支持。结果表明所设计的译码器完全能满足WIMAX标准对数据吞吐率的要求。
- 王秀敏张洋陈豪威付娟
- 关键词：WIMAXFPGA
- 基于FPGA的卷积码译码器设计被引量：1
- 2010年
- 针对目前卷积码译码器占用资源较多,最高工作频率较低的缺点,设计了基于FPGA的(2,1,8)卷积码译码器。该译码器采用硬判决维特比译码算法。为有效提高译码器的工作频率,采用寄存器存储路径度量和幸存路径。通过分析译码启动过程中状态转移图上各个状态与其前一状态的关系,找到了硬件实现该过程的一种简单方法。通过分析译码过程中各个状态路径度量值之间的差值的变化规律,找到了采用硬判决维特比译码算法时,存储各个状态路径度量值的寄存器的最小位宽。在Quartus2集成开发平台上用Verilog HDL语言编写了译码器的源代码,并进行了编译、综合、仿真。结果表明所设计的卷积码译码器工作频率高,且输出时延小,占用资源较少。具有一定的实用价值。
- 张洋王秀敏陈豪威杨世华李祥波
- 关键词：现场可编程逻辑门阵列卷积码维特比VERILOGHDL
- 基于DSP Builder和FPGA的IIR滤波器设计
- 2010年
- 针对传统的基于现场可编程门阵列(FPGA)的数字滤波器设计所需周期长,提出了基于dsp builder和FPGA的滤波器设计,完全实现自顶向下的设计流程。在此基础上设计实现四节级联IIR,并结合MATLAB强大计算功能,提出了利用MATLAB和Quartus II联合仿真算法;使输出复杂的数据变为波形,易于观察仿真结果,增强了Quartus的仿真功能。结果表明设计的IIR滤波器完全达到设计要求。
- 杨世华王秀敏陈豪威
- 关键词：语言信号处理级联数字滤波器
- 基于DVB-S2标准低密度奇偶校验码译码器设计被引量：1
- 2011年
- 为解决DVB-S2标准下码长较长,译码器资源消耗较高,但速率要求较高的问题,研究了DVB-S2标准LDPC(Low Density Parity Check Code)码译码器的硬件结构。利用校验矩阵周期特性,以16 200 bit码长和0.6码率为例,设计了基于共享内存和后验概率累加储存的译码器结构。实验表明,该设计的LDPC码译码器共消耗24 004个逻辑单元,6 437个寄存器和448 594 bit的RAM,吞吐率达到289 Mbit/s,不仅吞吐量大,而且寄存器和内存资源的消耗也小。
- 王秀敏陈豪威
- 关键词：DVB-S2标准后验概率寄存器共享内存
- 基于FPGA的低密度奇偶校验码编码器设计被引量：4
- 2011年
- 为提高准循环低密度奇偶校验码(LDPC)编码过程中矩阵与向量乘法运算的运算速度,提高编码器的吞吐率,提出采用对数循环移位器实现这一运算的方案.设计了WIMAX标准中码率为1/2,码长为2 304的LDPC码的编码器.利用该码的校验基矩阵经过重组后可得到一个相邻的奇数行与偶数行非负元素所在的列号互不相同的矩阵的特点,在编码器的设计中充分利用了资源共享,采用6个对数循环移位器完成该码编码过程中的12组矩阵与向量乘法的并行运算.时序仿真和实际硬件测试的结果表明:与其他方法相比,该方案有效地降低了系统资源消耗,提高了吞吐率.
- 张洋王秀敏陈豪威
- 关键词：低密度奇偶校验码编码器现场可编程逻辑门阵列资源共享
- 基于DVB-S2标准的LDPC码编译码器设计研究被引量：3
- 2012年
- 研究了DVB-S2标准LDPC码编译码器的硬件结构,以16 200码长和0.6码率为例设计了基于共享内存和后验概率累加储存的译码器结构,不仅吞吐量大,而且寄存器和内存资源的消耗小。仿真分析了同码长不同码率和同码率不同码长的性能,当码长相等时,码率越低,则误码率、误帧率和平均迭代次数一般均越低。同码率不同码长的码组,虽然校验位和信息位的比例相等,但是码长越大,校验位和信息位的约束更强,性能越好。
- 陈豪威王秀敏
- 关键词：后验概率共享内存
