李祥波
- 作品数：1 被引量：1H指数：1
- 供职机构：中国计量学院信息工程学院更多>>
- 发文基金：国家质检总局科技计划项目国家自然科学基金更多>>
- 相关领域：电子电信更多>>
- 基于FPGA的卷积码译码器设计被引量：1
- 2010年
- 针对目前卷积码译码器占用资源较多,最高工作频率较低的缺点,设计了基于FPGA的(2,1,8)卷积码译码器。该译码器采用硬判决维特比译码算法。为有效提高译码器的工作频率,采用寄存器存储路径度量和幸存路径。通过分析译码启动过程中状态转移图上各个状态与其前一状态的关系,找到了硬件实现该过程的一种简单方法。通过分析译码过程中各个状态路径度量值之间的差值的变化规律,找到了采用硬判决维特比译码算法时,存储各个状态路径度量值的寄存器的最小位宽。在Quartus2集成开发平台上用Verilog HDL语言编写了译码器的源代码,并进行了编译、综合、仿真。结果表明所设计的卷积码译码器工作频率高,且输出时延小,占用资源较少。具有一定的实用价值。
- 张洋王秀敏陈豪威杨世华李祥波
- 关键词：现场可编程逻辑门阵列卷积码维特比VERILOGHDL
