潘照华
- 作品数：3 被引量：1H指数：1
- 供职机构：北京工业大学电子信息与控制工程学院北京市嵌入式系统重点实验室更多>>
- 发文基金：博士科研启动基金更多>>
- 相关领域：电子电信更多>>
- ASIC功耗分析与低功耗物理设计方法研究
- 工艺特征尺寸的日益减小使得集成电路在集成度和性能方面不断获得提高,但与此同时,电路功耗密度也急剧上升。功耗不但直接影响芯片的封装形式与成本,而且过高的功耗将导致芯片温度上升、电迁移效应和电压降等问题,直接影响芯片的可靠性...
- 潘照华
- 关键词：ASIC芯片低功耗设计逻辑综合物理实现
- 一种基于锁存器实现时序收敛的方法
- 2013年
- 扫描链测试,作为一种简单、高效的可测性设计方法,已经广泛应用于集成电路设计中。该方法可以有效地检测出电路制造过程中的缺陷和故障,从而降低芯片的测试成本。但是随着扫描链的插入,芯片物理设计中的时序收敛变得更加复杂,尤其是在扫描链测试的移位模式下,由于时钟偏移的存在,保持时间可能存在大量的时序违例。针对这种情况,本文首先介绍了扫描链测试的基本原理,分析了插入扫描链之后出现保持时间违例的原因,提出了一种基于锁存器的修复时序违例的方法,并详细阐述了对于不同边沿触发的触发器组如何选择相应的锁存器实现时序收敛。最后,将该方法应用于一款电力通信芯片的物理设计,快速、高效地实现了时序的收敛。
- 张阳万培元潘照华林平分
- 关键词：可测性设计时钟偏移锁存器
- 基于电力线通信芯片可测性设计的研究实现
- 2011年
- 集成电路的快速发展,迫切地需要快速、高效、低成本且具有可重复性的测试方案,这也成为可测性设计的发展方向。此次设计基于一款电力线通信芯片,数字部分采用传统常用的数字模块扫描链测试和存储器内建自测试;同时利用芯片正常的通信信道,引入模拟环路测试和芯片环路内建自测试,即覆盖了所有模拟模块又保证了芯片的基本通信功能,而且最大限度地减少了对芯片整体功能布局的影响。最终使芯片良率在98%以上,达到了大规模生产的要求。此设计可以为当前数模混合通信芯片的测试提供参考。
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- 关键词：可测性设计扫描测试内建自测试
