Cache是处理器重要的存储模块,对处理器性能提升有着至关重要的作用.空间环境中,保护Cache免受软错误影响已成为设计新一代高可靠微处理器日益严峻的挑战.设计一种针对Cache Tag单错及邻位双错的低开销容错方法.可以保证Cache访问、Cache行填充和Cache行回写不受单位错误和邻位双错的影响,与传统SEC-FastTag容错方法相比,Tag单位及邻位双错容错能力得到提高.通过扩展FastTag结构优化设计,降低SEC-DAEC编解码逻辑带来的面积、功耗以及性能方面的开销.以四路组相连写回Cache为目标系统,与传统SEC-DAEC容错方法相比,本文提出的方法面积开销降低8.47%,功耗开销降低37.7%,关键路径时延减小0.13 ns.
空间应用处理器Cache一直是抗辐射加固设计的薄弱环节,造成国产加固器件的Cache不能在轨应用,大大制约了空间应用处理器的性能.Cache中保存着处理器当前使用最频繁的指令和数据,Cache加固的效果,直接决定了空间应用处理器的抗单粒子翻转(SEU)能力.处理器缓存标签阵列(Cache Tag Array)是Cache系统的核心,传统SEC仅能对Tag单位错误进行纠正,邻位双错会引起误纠正,在组相连和全相连的Cache中会引起较大的面积功耗开销.本文设计了结合比特重排序技术和扩展FastTag技术的高能效Cache Tag容错方法,具有三方面特点:(1)扩展传统FastTag技术在写回Cache应用的局限性;(2)冗余码率与SEC一样的条件下,降低邻位双错的误纠正概率;(3)和传统SEC方法相比,降低容错带来的面积功耗开销.经过仿真与评估,与传统SEC容错设计相比,能效比得到提高.可以将邻位双错检测率提高70%左右;面积开销降低12.1%;功耗开销降低47.6%;关键路径延迟降低0.2ns.
