随着SoC技术的不断发展以及集成应用设计规模和复杂度的不断提升,使用传统的RTL设计方法难度越来越大。高级综合技术(High-level synthesis,HLS)可以实现将C语言描述的算法级设计自动转换成HDL语言描述的寄存器级设计。使用Synphony C Compiler综合工具进行RS编、译码算法设计,利用综合工具快速的架构探索以及高效的验证方法,在综合性能、面积、功耗等要求之后,完成算法C语言到Verilog HDL语言的快速转换。这种设计方法大大缩短了设计周期。
在数字集成电路(Integrated Circuit,IC)设计中,一些流水运行、分级计算的电路,使用全局控制信号(Global Control Signal,GCS)来进行设计是易于实现的一种方法。对于时序紧张的全局控制信号,通过在逻辑设计阶段,降低全局控制信号控制优先级;在逻辑综合阶段,加入多周期路径设置的指令,可以将全局控制信号设置为具有多周期路径特性的信号,能够有效地改善时序,降低后期物理设计的布线难度,从而达到设计目的。
