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马德: 作品数：28 被引量：57H指数：3; 供职机构：杭州电子科技大学更多>>; 发文基金：国家高技术研究发展计划国家自然科学基金国家科技重大专项更多>>; 相关领域：自动化与计算机技术电子电信更多>>

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基于IP-XACT标准的SoC集成方法被引量：2: 2013年; 为了提高SoC集成设计效率,构建基于IP-XACT标准的CKSoC(C-SKY SoC)设计集成平台.采用自底向上的集成策略,通过IP/子系统两层复用和软硬件资源复用,依次从IP级、SoC核心系统级和SoC芯片级3个层次逐步细化完善系统平台,生成3个不同的平台:RTL仿真平台、FPGA原型仿真平台和门级网表逻辑综合环境,可以显著地提高SoC设计集成效率.双核SoC芯片设计实例展示了CKSoC设计集成平台使用与分析方法,证明了CKSoC设计集成平台的高效性与可行性.; 黄凯杰黄凯马德王钰博冯炯葛海通严晓浪; 关键词：SOC集成自底向上

一种基于异步电路的加解密方法及电路: 本发明公开了一种基于异步电路的加解密方法及电路，针对目前安全性能较不完善的以RISC‑V指令集架构等的微处理器的内部存储和传输数据安全问题。通过AES异步控制模块，利用局部控制信号替换全局时钟，利用事件驱动网络的CLIC...; 何旗凯马德岳克强马琪胡有能吕宝媛李一涛

基于脉冲分类层事件驱动的脉冲神经网络转换方法及装置: 本发明公开了基于脉冲分类层事件驱动的脉冲神经网络转换方法及装置，通过对人工神经网络模型转换而来的脉冲神经网络模型分类层神经元采用脉冲发放优先级的判断方法来进行快速分类；通过将人工神经网络模型ReLU激活层替换为神经元，从...; 褚斌杰马德岳克强李文钧梁嘉铠王超余厉阳

一种低功耗、高稳定性的无片外电容线性稳压器被引量：4: 2009年; 本文研究并设计了输出电压3.3V,最大输出电流为150mA的CMOS无片外电容的低压差线性稳压器(Off-chip capacitor-free Low-dropout Voltage Regulator,LDO)。该LDO采用了NMC(Nested Miller Compensation)频率补偿技术保证了系统的稳定性。另外,采用大电容环路和SRE(Slew Rate Enhancement)电路抑制输出电压的跳变,改善了瞬态响应。电路采用了低功耗设计技术。采用CSMC0.5μm CMOS混合信号工艺模型仿真表明:整个LDO的静态电流仅为3.8μA;最差情况下的相位裕度约为88.5°;在5V工作电压下,当负载电流在1μs内从150mA下降到1mA时,输出电压变化仅为140mV;在负载电流150mA的情况下,当电源电压在5μs内从3.5V跳变至5V时,输出电压变化也仅为140mV。; 宁志华何乐年刘磊马德; 关键词：无片外电容 LDO 高稳定性低功耗瞬态响应

基于嵌入式CPU的加解密子系统: 2014年; 针对信息安全等级和应用场合变化时IP级复用的片上系统(SoC)集成验证效率低的问题,提出一种基于嵌入式CPU的加解密子系统。子系统包括RSA,DES,AES等多种加解密模块,通过硬件上的参数配置,构造满足不同信息安全应用和等级的子系统;采用低功耗高性能的嵌入式CPU,作为SoC中主CPU的协处理器,控制各加解密模块的工作,可减少对主CPU的访问,以降低功耗。将经过验证的加解密子系统作为整体集成到SoC中,实现子系统复用,可减少SoC设计和集成工作量,降低SoC验证难度;利用门控时钟技术,根据各加解密模块的工作状态管理时钟,从而降低加解密子系统的功耗。采用CKSoC设计集成方法,在SoC集成工具平台上可快速集成不同配置下的基于嵌入式CPU的加解密子系统。实验结果表明,构造子系统后的SoC设计和验证工作量明显减少,提高了工作效率。; 王剑非马德熊东亮陈亮黄凯葛海通; 关键词：高级加密标准数据加密标准

一种灵活可配置的JPEG编解码器软硬件架构: 2014年; JPEG压缩标准由于其压缩比高和实用性强已被广泛应用于静态图像编解码中。为满足更高的实时性与高速率需求,根据JPEG算法抽象出的基本运算,提出一种灵活可配置的JPEG编解码加速器结构,实现向量加法、向量乘法、向量点乘和移位饱和等基本运算操作,并驱动此加速器完成JPEG解码的反向离散余弦变换、反量化和色度空间转换过程,配合软件代码处理解码的其他部分,实现JPEG解码的软硬件协同工作。实验结果表明,在增加0.229mm2面积的前提下,硬件实现的部分耗时只为优化前的35%左右,JPEG解码过程总耗时为优化前的60%左右。该方法提高了JPEG编解码速度,并且加速器的软件和硬件灵活可配性决定了其适用范围的广泛性。; 李瑞珍张晓旭马德黄凯严晓浪; 关键词：加速器离散余弦变换软硬件协同设计

面向MPSoC性能评估的高速缓存建模技术: 2015年; 分析现有的面向MPSoC性能评估的高速缓存建模技术的缺点,提出用于本机模拟的静态分析和动态标注相结合的缓存建模技术.该技术采用GCC剖析,避免了命中判断时标签比较,扩展了缓存更新的粒度.建立准确的指令和各类型变量在目标平台的地址映射表,提高了仿真速度和评估的准确性.该技术支持对多级缓存的建模,扩展了对多处理器平台的支持.实验结果表明,该技术的评估速度和准确性均优于现有技术.; 修思文李彦哲黄凯马德晏荣杰严晓浪

一种在线Verilog代码自动判决系统的标准答案生成方法: 本发明公开了在线Verilog代码自动判决系统的标准答案生成方法：根据题目编写正确的Verilog代码，编辑.vwf波形文件并进行仿真，生成.do和.vt文件；对.do文件和.vt文件进行分析和修改生成新的.do文件和....; 黄继业谢尚港陆燕怡马德曾毓; 文献传递

一种在线Verilog代码自动判决系统的自动评分方法: 本发明公开了在线Verilog代码自动判决系统的自动评分方法：系统访问标准答案库，复制对应的标准答案文件存放到临时文件夹；系统运行标准答案文件夹中的.do文件、.vt文件编译学生提交的Verilog代码文件，并进行库的加...; 黄继业谢尚港陆燕怡马德曾毓

基于FPGA的卷积神经网络加速器被引量：36: 2017年; 现有软件实现方案难以满足卷积神经网络对运算性能与功耗的要求。为此,设计一种基于现场可编程门阵列(FPGA)的卷积神经网络加速器。在粗粒度并行层面对卷积运算单元进行并行化加速,并使用流水线实现完整单层运算过程,使单个时钟周期能够完成20次乘累加,从而提升运算效率。针对MNIST手写数字字符识别的实验结果表明,在75 MHz的工作频率下,该加速器可使FPGA峰值运算速度达到0.676 GMAC/s,相较通用CPU平台实现4倍加速,而功耗仅为其2.68%。; 余子健马德严晓浪沈君成; 关键词：卷积神经网络现场可编程门阵列加速器流水线并行化