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王莹

作品数:6 被引量:18H指数:2
供职机构:首都师范大学信息工程学院更多>>
发文基金:国家自然科学基金北京市教委科技发展计划中国人民解放军总装备部预研基金更多>>
相关领域:自动化与计算机技术电子电信文化科学更多>>

文献类型

  • 6篇中文期刊文章

领域

  • 5篇自动化与计算...
  • 2篇电子电信
  • 1篇文化科学

主题

  • 2篇网络
  • 2篇教学
  • 2篇FPGA
  • 1篇动态可重构
  • 1篇移动控制
  • 1篇硬件
  • 1篇硬件加速
  • 1篇硬件加速器
  • 1篇中断请求
  • 1篇神经网
  • 1篇神经网络
  • 1篇实践教学
  • 1篇实验教学
  • 1篇实验教学平台
  • 1篇数据通信
  • 1篇通信
  • 1篇请求
  • 1篇总线
  • 1篇无线传感
  • 1篇无线传感器

机构

  • 6篇首都师范大学

作者

  • 6篇王莹
  • 3篇李志平
  • 3篇张伟功
  • 2篇周继芹
  • 1篇张俊方
  • 1篇杨西珊
  • 1篇王晶
  • 1篇万玛宁
  • 1篇袁惠梅
  • 1篇刘京锐
  • 1篇吴敏华

传媒

  • 3篇实验技术与管...
  • 1篇电子技术应用
  • 1篇电子学报
  • 1篇微电子学与计...

年份

  • 1篇2023
  • 1篇2019
  • 1篇2018
  • 1篇2011
  • 1篇2010
  • 1篇2009
6 条 记 录,以下是 1-6
排序方式:
无线传感网络可移动节点的控制与设计被引量:2
2011年
无线传感器网络(WSN)是一种新的环境信息获取方式,由很多无线传感器节点组成并负责信息的采集、整理、发送。介绍了一种可移动的WSN网络节点,可以完成顺序监测、采集某一特定区域内的各个子区域的环境信息,并将采集到的信息通过无线通信方式发送到上级汇聚节点。该系统以CC2430为核心,通过ZigBee无线传输协议进行数据传输;移动功能采用机器人控制,可以在待测区域内按照预定轨迹顺序移动。
李志平王莹吴敏华
关键词:无线传感器网络ZIGBEECC2430移动控制
基于FPGA的计算机系统实验教学平台的设计与实现被引量:10
2009年
介绍了基于FPGA实现的计算机系统设计实验教学平台。系统将CPU设计及外部设备驱动等实验系列化,从指令系统设计、运算与控制部件的软核实现到系统输入输出的交互,形成了一个较为完整的实验体系。同时该平台也适用于EDA、数字系统设计等课程的实验教学需求。通过计算机组成与CPU设计课程实验教学环节的实施,显著提高了课程的教学效果。
李志平杨西珊张俊方王莹
关键词:FPGACPU设计实验教学EDA
MCU应用系统实验教学装置设计与实现被引量:3
2010年
单片机(micro controller unit,MCU)应用系统实验教学装置是结合MCU基础、MCU应用系统设计等课程的实践教学特点,并根据开放式实验教学模式的要求,满足学生走出实验室完成自主实验设计需求而设计的。经过实际教学试用,表明该实验装置在加强工程实践环节、提高相关课程教学质量方面起到了积极的作用。介绍了该系统的组成和功能,详细叙述了系统的结构设计,最后介绍了实验设计。
刘京锐袁惠梅王莹李志平
关键词:教学装置MCU实践教学
动态可重构高速串行总线中断请求方法的设计与实现被引量:1
2018年
动态可重构高速串行总线(UM-BUS)具有多通道并发冗余的特征以及远程存储访问能力,然而传统的固定网络结构已不能适应CPS、物联网对异构资源动态接入、多源感知融合的需求.为解决UM-BUS总线网络中功能模块的即插即用和实时响应,本文提出一种低开销、高效率的中断请求与仲裁方法,采用基于编码仲裁的方式实现总线节点设备的中断处理,满足CPS、物联网应用环境下,UM-BUS总线节点设备之间事件中断通知与快速实时响应的需求.
万玛宁王莹周继芹张伟功
关键词:中断请求CPS物联网
UM-BUS总线测试系统中PCIe的设计与实现被引量:1
2019年
UM-BUS总线单通道理论带宽可达200 Mb/s,采用16通道并发传输时,理论带宽可达400 MB/s,其测试系统需要在数据采集终端与PC之间建立不低于此带宽的通信通道。PCIe1.1采用4通道传输时理论带宽可达1 GB/s,满足了UM-BUS总线测试系统的传输带宽需求,由此设计实现了UM-BUS总线测试系统的PCIe1.1 x4链路通道的应用方案,给出了基于FPGA的PCIe总线的BMD传输方案。测试结果表明,该方案实际传输速度可达550 MB/s,满足UM-BUS总线测试系统的带宽需求。
孙丰霞张伟功周继芹周继芹
关键词:BMD数据通信
一种注意力机制优化方法及硬件加速设计被引量:1
2023年
针对注意力机制在卷积神经网络的应用过程中无法避免的计算量增大、延迟增加问题,本文提出一种优化后的CBAM(Convolutional Block Attention Module)算法模型,并进行了硬件设计实现.论文基于传统CBAM模型结构,分析算法内部隐藏的潜在问题,设计更加符合注意力重要性参数提取初衷的算法模型;同时,通过计算过程优化,减少数据计算量、对算子进行最大并行组合;利用FPGA(Field Programmable Gate Array)可设计高效灵活并行阵列的优势,为改进后的CBAM算法设计一种硬件加速引擎结构.实验结果表明,与传统CBAM机制相比,改进后的注意力机制可以保持与原有算法模型几乎相同的精度,部署在FPGA的硬件加速计算引擎以180 MHz工作频率进行推理实验,经分析可得,本文提出的设计方案在同等硬件资源条件下,针对注意力机制电路可实现10.2%的计算速度提升,针对VGG16网络模型可实现4.5%的推理速度提升.
王莹王晶王晶吕旭张伟功
关键词:CBAM卷积神经网络FPGA硬件加速器
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