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王方

作品数:2 被引量:11H指数:2
供职机构:江南大学物联网工程学院更多>>
发文基金:广东省教育部产学研结合项目更多>>
相关领域:自动化与计算机技术电子电信更多>>

文献类型

  • 2篇中文期刊文章

领域

  • 1篇电子电信
  • 1篇自动化与计算...

主题

  • 2篇游程
  • 2篇8B/10B
  • 1篇通信
  • 1篇纠错
  • 1篇纠错技术
  • 1篇高速通信
  • 1篇编码器
  • 1篇编码器设计
  • 1篇BCH

机构

  • 2篇江南大学
  • 1篇中国电子科技...
  • 1篇中国电子科技...

作者

  • 2篇王方
  • 1篇万书芹
  • 1篇周璐
  • 1篇张正璠

传媒

  • 1篇微电子学与计...
  • 1篇固体电子学研...

年份

  • 2篇2016
2 条 记 录,以下是 1-2
排序方式:
一种使用纠错技术的8B/10B编码器设计被引量:3
2016年
针对目前高速通信中对高速率和低误码率的要求,本文设计并实现了一种具有纠错功能的8B/10B新型算法结构,输入数据先经过(7,4)BCH编码电路进行编码后再送入8B/10B编码器中进行编码,8B/10B编码电路采用数据码组和特殊码组并行编码结构实现。编码器通过Cadence的NCVerilog进行功能验证,完成电路仿真与实现。仿真结果表明,该电路可以正确实现8B/10B编码并具有纠正一位错码的能力。通过Synopsys的Design Compiler工具在SMIC 65nm工艺下进行综合,该编码器可达到在1GHz工作频率下占用逻辑资源面积为344μm2,具有运行速度快、占用逻辑资源小、误码率低的特点。
王方万书芹周璐
关键词:8B/10B
8B/10B编码器新型算法结构的设计与实现被引量:9
2016年
针对目前数据传输对高速率的要求,在保留传统8B/10B编码优点的基础上,设计并实现了一种8B/10B新型算法结构,完成数据码和特殊码并行编码,编码器通过Cadence的NCVerilog进行功能验证,完成电路仿真与实现.通过Synopsys的Design Compiler工具在SMIC65nm工艺下进行综合,该编码器可达到在1GHz工作频率下占用逻辑资源面积为321μm2,具有运行速度快,占用逻辑资源小的特点.
王方周璐张正璠
关键词:8B/10B高速通信
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