安国臣
- 作品数：54 被引量：104H指数：5
- 供职机构：河北科技大学信息科学与工程学院更多>>
- 发文基金：河北省科学技术研究与发展计划项目河北省教育厅高等学校自然科学研究项目更多>>
- 相关领域：电子电信自动化与计算机技术电气工程文化科学更多>>
- 捷联惯导仿真定位解算方法、装置及终端设备
- 本发明适用于捷联惯导定位技术领域，提供了一种捷联惯导仿真定位解算方法、装置及终端设备，所述方法包括：获取运载体的仿真状态信息；根据所述运载体的仿真状态信息，得到所述运载体的理论测量参数；根据捷联惯导系统的惯导器件误差模型...
- 王晓君韩正阳安国臣张秀清倪永婧
- 文献传递
- 一种用于卫星授时校频系统的高精度数字鉴相器
- 本实用新型涉及一种用于卫星授时校频系统的高精度数字鉴相器，它包括电源电路、卫星秒信号输入电路、本地秒信号输入电路、符号判断电路、粗测计数器、差分延时线电路、精测计数器、相位差合成电路和相位差输出电路。实用新型能更好的实现...
- 王晓君安国臣刁彦华
- 文献传递
- 基于北斗和GPS的双模高性能授时校频系统研制
- 刁彦华安国臣赵甘露张秀清王晓君邱峻王亚芳王俊社王震洲尚燕安涛于国庆李猛穆敬斌
- 课题利用北斗和GPS双模卫星系统实现精确授时和校频的算法及工程实现方法。以应用为导向，采用数字锁相技术，基于单片FPGA构建高精度卫星授时校频系统，该成果的关键技术和及创新点如下：(1)采用延时线内插法实现精确时间间隔测...
- 关键词：
- 关键词：晶体振荡器卫星系统
- AD7417型多通道智能温度传感器的原理及应用被引量：1
- 2003年
- 智能温度传感器(亦称数字温度传感器)是在20世纪90年代中期问世的.它是微电子技术、计算机技术和自动测试技术(ATE)的结晶,在芯片内部包含了温度传感器、A/D转换器、寄存器、接口电路等.它具有数字化输出,传输距离远,抗干扰能力强,微型化,微功耗,以及易于配微处理器、单片机或微型计算机进行数据处理及温度控制等特点.多通道智能温度传感器的智能化程度更高,测量功能更强大,也为开发具有高性价比的多路温度测控系统创造了良好条件.
- 沙占友张永昌安国臣
- 关键词：智能温度传感器多通道测温
- EDA技术课程双语教学方法的研究与实践被引量：1
- 2013年
- 文章就EDA技术双语教学课程的各主要教学环节进行了研究和总结,其中包括教材选用、教学内容取舍、教学进度安排、授课方式和实验教学等各个方面,在确立了各教学环节所遵循基本原则的基础上,提出了一套完整的教学解决方案,该方案是多年来教学经验的总结,不仅对EDA技术课程教学具有一定地指导作用,而且对其他专业课程教学质量提高具有很好的借鉴作用。
- 安国臣于国庆张秀清王晓君
- 关键词：EDA双语教学教学方法分层教学
- 开关电源散热器的设计被引量：5
- 2010年
- 阐述散热器的工作原理与设计方法,提出一种设计开关电源散热器的新方法,即根据厂家提供的原始图表通过计算芯片的平均功耗来完成设计,并给出实例加以验证。
- 沙占友安国臣
- 关键词：开关电源热阻温升散热器
- NCP1050系列单片开关电源的原理与应用被引量：1
- 2002年
- NCP1050是国际上新推出的单片开关电源系列产品。介绍了其性能特点及工作原理,然后阐述了它在精密开关电源和电池充电器中的典型应用。
- 沙占友孟志永安国臣
- 关键词：单片开关电源脉宽调制充电器
- 基于FPGA的高精度时间数字转换方法研究被引量：9
- 2014年
- 高精度时间间隔测量是卫星授时、遥测及无源定位等领域中的一项关键技术,为此提出一种基于单片现场可编程门阵列(Field Programmable Gate Array,FPGA)实现时间数字转换(Time-to-Digital Conversion,TDC)的方法,详细介绍了延迟线内插法的结构及工作原理,分析并比较了几种实现延迟线的方法,给出了利用FPGA内部进位链实现抽头延迟线的技术细节,以Altera公司的CycloneIII系列FPGA芯片实现了TDC的模型设计,并通过时序仿真完成了对该TDC模型的性能测试,有效地提高了时间测量精度。最小测量精度达71ps,测量范围约为0.67s。
- 安国臣张秀清王晓君刁彦华
- 关键词：现场可编程门阵列
- 数字电位器的拓扑结构及测试技术
- 数字电位器是一种颇具发展前景的新型电子器件，可在许多领域取代传统的机械电位器.单片机通过接口电路对数字电位器进行编程，即可构成可编程增益放大器、可编程滤波器等各种可编程模拟器件，实现'把模拟器件放到总线上'(即微控制器通...
- 沙占友于国庆安国臣
- 关键词：数字电位器拓扑结构测试电路增益放大器
- 文献传递
- 基于FPGA的通用卷积层IP核设计被引量：3
- 2021年
- 针对目前卷积神经网络在小型化、并行化过程中遇到的计算速度不够、可移植性差的问题,根据卷积神经网络和FPGA器件的特点,提出了一种利用VHDL语言参数化高速通用卷积层IP核的设计方法。利用卷积层的计算方式,将卷积核心设计为全并行化、流水线的计算模块,通过在卷积核心的每一行连接FIFO的方式改善数据流入的方式,减少地址跳转的操作,并加入控制核心使其可以随图像和卷积窗口大小调整卷积层参数,生成不同的卷积层,最后将卷积层与AXIS协议结合并封装成IP核。结果表明,在50 MHz的工作频率下,使用2×2大小的卷积核对100×100的图像进行卷积计算,各项资源利用率不超过1%,耗时204μs,计算速度理论上可以达到最高5 MF/s。因此,设计方案在增加卷积模块可移植性的同时又保证了计算速度,为卷积神经网络在小型化器件上的实现提供了一种可行的方法。
- 安国臣袁宏拓韩秀璐王晓君侯雨佳
- 关键词：集成电路技术卷积神经网络FPGA
