王永禄
- 作品数：65 被引量：72H指数：5
- 供职机构：中国电子科技集团第二十四研究所更多>>
- 发文基金：模拟集成电路国家重点实验室开放基金模拟集成电路重点实验室基金中国博士后科学基金更多>>
- 相关领域：电子电信金属学及工艺自动化与计算机技术电气工程更多>>
- 并行分时流水线A/D转换器系统级研究
- 2010年
- 基于并行分时A/D转换器的理论研究,对该类型A/D转换器进行了系统行为级设计和仿真。分析了系统中并行误差及流水线A/D转换器等误差源对整个系统性能的影响。通过计算机仿真,给出了系统模块的设计参数。通过理论分析与系统仿真,为并行分时流水线A/D转换器的设计提供了理论依据和数据参考,为该类型A/D转换器提供了设计优化方向。
- 王友华张俊安余金山王永禄
- 关键词：A/D转换器
- 一种比较器失调电压自校正电路
- 本发明提供一种比较器失调电压自校正电路，由于半导体工艺参数随机性引起了比较器失调电压，比较器失调电压同样具有随机性。由于比较器失调电压的随机性，在并行转换型模数转换器中并行比较器参考电压具有不确定性。在比较器失调电压严重...
- 胡蓉彬王永禄胡刚毅蒋和全张正平陈光炳付东兵王育新张磊叶荣科朱璨高煜寒
- 文献传递
- 跟踪保持电路
- 一种跟踪保持电路，包括一输入缓冲放大器、一单位增益放大模块、一采样开关、一驱动三极管及一采样电容，所述输入缓冲放大器接收一输入信号，在跟踪阶段，所述采样开关电性连接所述驱动三极管的发射极，所述输入信号经由所述输入缓冲放大...
- 胡蓉彬陈光炳胡刚毅王永禄张正平朱璨叶荣科张磊高煜寒
- 文献传递
- 12位800 MS/s ADC设计被引量：2
- 2014年
- 提出了一种基于0.18μm CMOS工艺设计的12位800MS/s高速ADC。采用独特的折叠/内插与流水线相组合的结构,兼具折叠/内插结构的高转化率与流水线结构的高分辨率的优点。介绍了ADC的总体结构,分析了采样保持电路的设计原理,阐述了折叠/插值与流水线结构电路的机理,描述了数字自校正原理。在采样率800MS/s和模拟输入397MHz条件下进行版图后仿真,SFDR达到62dB。
- 张正平徐骅王永禄马莉杨世福
- 关键词：ADC流水线
- 一种低温漂高电源抑制比带隙基准源的设计被引量：11
- 2018年
- 在传统的电流模电压基准结构下,基于一阶补偿后的电压基准输出特性,设计了一个简单的高、低温补偿电路,在宽的温度范围内(-50~150℃),显著提高了电压基准的精度。同时,对电路进行简单的改进,输出电压获得了高的电源抑制比。对设计的电路采用TSMC 65 nm CMOS工艺模型进行仿真,在1.5 V的电源电压下,PSRR为-83.6 d B,温度系数为2.27 ppm/℃。
- 青旭东钟黎王永禄秦少宏陈振中
- 关键词：电压基准源低温漂
- 高速A/D转换器用输出模式电路
- 本发明涉及一种高速A/D转换器用输出模式电路，包括一个双路分配器，由输入控制电平的高低对来自A/D转换器内部的一位数据选择其数据输出端，向五个D型主从触发器连成的CMOS并行输出和CMOS交替输出电路、CMOS－LVDS...
- 王永禄周述涛肖坤光
- 文献传递
- 一种基于SiGe BiCMOS的高速采样/保持电路被引量：2
- 2008年
- 设计了一种基于BiCMOS工艺的高速采样/保持电路,该工艺提供了180 nm的CMOS和75 GHzf_T的SiGe HBT。差分交换式射极跟随器和低下垂输出缓冲器的结合,使电路具有更好的性能。在Cadence Spectre环境下进行仿真,当输入信号为968.75 MHz、V_(pp)为1 V的正弦波,采样速率为2 GSPS时,该采样/保持电路的SFDR达到62.2 dB,THD达到-59.5 dB,分辨率达到9位;在3.3 V电源电压下,电路功耗为20 mW。
- 潘星王永禄张正平张俊安
- 关键词：BICMOS
- 跟踪保持电路
- 本发明提供一种跟踪保持电路，包括：输入缓冲器包含射极跟随器与单位增益放大器，射极跟随器输入模拟信号，其输出连接单位增益放大器，用于在跟踪与保持阶段放大模拟信号并输出；开关辅助模块，连接输入缓冲器的输出端、时钟信号，用于根...
- 张磊朱璨王永禄胡蓉彬叶荣科张正平王健安付东兵陈光炳
- 一种电压转电流电路及装置
- 本发明提供一种电压转电流电路，包括：第一放大器，用于接收差分电压信号的正相电压信号；第二放大器，其与所述第一放大器相连构成第一反馈环路，将所述正相电压信号转换为第一电流信号；第三放大器，用于接收差分电压信号的负相电压信号...
- 胡蓉彬王永禄张正平王健安陈光炳付东兵王育新蒋和全胡刚毅
- 文献传递
- 一种符合JESD204C协议的并行FEC译码器
- 2023年
- 基于JESD204C协议,设计了一种适用于64B/66B链路层的并行FEC译码器。该电路采用64位并行处理方案,降低了电路对时钟频率的要求。针对协议使用的缩短(2074,2048)二进制循环码,设计了快速旋转电路,降低了电路设计的复杂度。使用Modelsim软件完成了功能验证,结果表明,译码器能够完成数据收发、纠错和报错等功能。采用了TSMC 65 nm标准数字工艺库,在Design Compiler平台上完成了逻辑综合,报告显示,译码器电路工作频率为500 MHz时,时间裕度为0.10 ns,单通道数据处理速度可达32 Gbit/s。
- 赵文飞王永禄陈刚
