杜世民
- 作品数：43 被引量：141H指数：6
- 供职机构：宁波大学科学技术学院更多>>
- 发文基金：国家自然科学基金浙江省教育厅科研计划浙江省自然科学基金更多>>
- 相关领域：电子电信自动化与计算机技术文化科学电气工程更多>>
- 用VHDL设计乐曲演奏电路被引量：3
- 2003年
- 介绍了一种利用 VHDL在 CPLD上实现的乐曲演奏电路。利用 EDA开发工具 MaxplusⅡ对该项目进行编辑、编译、综合和仿真,并下载到CPLD器件中,经实际电路测试,运行良好。
- 杜世民杨润萍张川
- 关键词：VHDL超高速集成电路硬件描述语言EDA硬件描述语言
- 一种考虑电压岛边界约束的多电压布图算法
- 2021年
- 多电压设计(multiple supply voltage,MSV)是降低SoC功耗的有效方法之一。为便于电压岛供电引脚的放置,提出了一种考虑电压岛边界约束的多电压布图算法。首先,基于切分树表示的布图解特点,提出一种边界检查算法快速确定所有模块的边界信息。其次,以优化功耗为目标采用改进动态规划方法进行多电压分配并构建电压岛。最后,以模拟退火算法作为搜索引擎对芯片的面积、线长和功耗进行协同优化。为减少SA迭代次数,采用了一个两阶段的降温策略。对GSRC电路的实验结果表明,该算法可获得满足边界约束的多电压布图,且和不考虑边界约束时相比,仅在功耗上平均增加5.2%。
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- 关键词：布图规划
- 基于施密特触发电路的P型半堆叠式亚阈值标准单元
- 本发明公开了一种基于施密特触发电路的P型半堆叠式亚阈值标准单元，包括上拉网络、下拉网络、栅极反馈PMOS堆叠模块和并联NMOS模块组，上拉网络由n个PMOS管串联构成，具有n‑1个堆叠结点，下拉网络由n个NMOS管并联构...
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- 文献传递
- 基于遗传算法的电压岛感知的多电压分配被引量：3
- 2013年
- 功耗是当前SoC设计所面临的最大挑战之一,多电压设计是一种降低SoC芯片功耗的有效方法.在后布局阶段应用多电压设计,首先对现有电源网络复杂性度量方法进行改进,然后提出了一个同时考虑功耗、电源网络复杂性及电平转换器的新目标函数,并采用遗传算法进行最优电压分配.对GSRC测试电路的实验结果表明,所提出的算法不仅能有效降低芯片功耗,同时可以将多电压设计的额外开销控制在一个较低的水平.此外,改进的电源网络复杂性度量方法在功耗节省和电平转换器数量方面较已有的有一定的优势.
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- 关键词：遗传算法电平转换器
- 基于PBL的信号与系统课程教学改革被引量：6
- 2019年
- 针对"信号与系统"课程理论性强、概念抽象的特点和现有教学模式的不足,提出在该课程中引入以问题为导向的PBL(Problem-Based Learning)教学法。分析了PBL教学法的可行性,阐述了PBL教学法的教学过程设计。以抽样定理教学内容为例,介绍了PBL教学法的具体实施过程,对PBL的教学效果和存在问题进行了分析。实际教学效果表明采用PBL教学法有助于提高学生的自主学习能力和综合能力,激发他们对课程的学习兴趣,为信号与系统课程的教学方法改革提供了有益的探索。
- 杜世民杨润萍殷金曙孙乐鸣钟志光
- 关键词：教学方法PBL抽样定理
- 一种基于Camellia算法的防御逆向工程加密方法
- 本发明公开了一种基于Camellia算法的防御逆向工程加密方法，通过构建混淆有限状态机后加载到Camellia算法中，然后向Camellia算法中输入与混淆有限状态机中设置的4位二进制授权密钥Key相同的授权秘钥使Cam...
- 杜世民杨润萍殷金曙钟志光
- 文献传递
- 基于施密特触发电路的P型半堆叠式亚阈值标准单元
- 本发明公开了一种基于施密特触发电路的P型半堆叠式亚阈值标准单元，包括上拉网络、下拉网络、栅极反馈PMOS堆叠模块和并联NMOS模块组，上拉网络由n个PMOS管串联构成，具有n‑1个堆叠结点，下拉网络由n个NMOS管并联构...
- 杨润萍殷金曙杜世民韩金亮
- 基于多电压的SoC低功耗设计方法研究
- 随着集成电路制造工艺的快速发展和便携式产品的广泛应用，S℃的设计规模和复杂度不断增长，使得芯片的功耗急剧增加，导致芯片发热量增加和可靠性的下降，并降低了便携式设备的电池使用时间。功耗已成为SoC设计者所面临的首要问题之一...
- 杜世民
- 关键词：片上系统低功耗设计模块化设计线性规划
- 文献传递
- 一种针对软模块的固定边框的集成电路布图规划方法
- 本发明公开了一种针对软模块的固定边框的集成电路布图规划方法，该方法先采用SA算法以固定边框和总线长为目标搜索布图解的解空间，布图解采用NPE表示，对每个所得的布图解，应用形状曲线相加算法来获得其最优的布图实现；然后对SA...
- 杜世民夏银水储著飞黄诚杨润萍
- 文献传递
- 基于MOS管堆叠扩展结构的逻辑门电路
- 本发明公开了一种基于MOS管堆叠扩展结构的逻辑门电路，包括上拉网络、下拉网络、栅极反馈NMOS堆叠模块和并联PMOS模块组，上拉网络包括n个并联的PMOS管，下拉网络由n个NMOS管串联构成，栅极反馈NMOS堆叠模块由n...
- 杜世民杨润萍孙乐鸣韩金亮
- 文献传递
