国家自然科学基金(61006020)
- 作品数：5 被引量：6H指数：1
- 相关作者：郑朝霞吴旭峰陈毅成刘尹季媛媛更多>>
- 相关机构：华中科技大学中国科学院武汉工程大学更多>>
- 发文基金：国家自然科学基金中央高校基本科研业务费专项资金国家科技型中小企业技术创新基金更多>>
- 相关领域：电子电信更多>>
- 闪存控制器中BCH解码器的VLSI设计
- 2014年
- 为满足闪存控制器中BCH解码器对速度和面积的要求,设计了一种高速小面积BCH(8528,8192,24)解码器,其关键方程电路采用简化的RiBM算法,利用二进制BCH码的特性简化关键方程电路结构和迭代轮数.使用关键方程电路的可折叠特性和逻辑资源复用,对解码器架构进行了面积优化,结果显示:与传统iBM算法相比,电路的关键路径延时减小了约50%,与RiBM算法相比,关键方程迭代轮数减少了1/2,电路资源减少了约1/3;该系统架构能够在保证吞吐率的前提下减小约70%电路面积.
- 郑朝霞丁明鹏钟建福李继承
- 关键词：BCH闪存存储器纠错码BERLEKAMP-MASSEY算法
- 图像Laplace变换在异构多核工程科学计算加速协处理器上的实现被引量：1
- 2014年
- 基于自主研发的新颖异构多核工程科学计算加速协处理器(ESCA)体系结构,实现了图像Laplace变换算法。针对ESCA架构特点,采用子字并行计算和访存延迟隐藏等机制,进行了一系列并行算法优化,并在四核ESCA处理器原型上对图像Laplace变换算法的进行了性能评测。实验结果表明,对于计算密集型计算任务,ESCA处理器具有良好的计算加速效果。
- 贺章擎黄威戴葵郑朝霞
- 关键词：异构多核协处理器LAPLACE变换并行计算
- SMS4算法串行化设计及其轻量级电路实现被引量：4
- 2016年
- 通过数据通路共享以及核心功能模块的串行化设计对SMS4算法进行了优化,设计实现了小面积低成本的SMS4算法.该算法能广泛应用于智能卡、物联网等领域.为了实现小面积低成本的SMS4算法,采用串行的设计方式,对核心模块进行分时复用,并共享加密和密钥扩展的数据通路;同时,采用电路实时产生常数的方法来进一步减小电路面积,8bit的数据通路中只包含8个D触发器和一个和常数加7的电路,只占用66个等效门（GE）.在ASIC实现上,设计的SMS4电路占用3 824GE,除去密钥扩展模块为2 493GE,与已有结果比面积减小18.52%;在FPGA实现上,设计的SMS4占用逻辑资源只有现有结果的20%~40%.
- 郑朝霞资义纯吴旭峰陈毅成
- 关键词：分时复用
- 基于概率签名的硬件木马检测技术
- 2014年
- 针对集成电路芯片被植入硬件木马后带来的安全问题,提出一种基于概率签名的硬件木马检测技术。通过逻辑功能检测,采用随机算法构建芯片电路(布尔函数)的概率签名,作为唯一的识别符模板,当被测电路的签名与模板不匹配时发出告警。设计全加器和AES加密2款电路,植入常见硬件木马并进行攻击实验,对这2种电路的原始电路以及植入硬件木马后电路的概率签名是否发生改变进行理论分析与研究。采用统计学参数估计法在FPGA平台进行实验,结果表明,该概率签名技术能检测出一般规模组合逻辑电路中植入的硬件木马,置信度达到95%。
- 郑朝霞李一帆余良田园刘政林
- 关键词：集成电路芯片硬件安全AES加密
- RSA中大素数生成算法优化及电路实现被引量：1
- 2017年
- 为了减少大素数生成时间并加快RSA(Rivest,Shamir&Adleman)公钥密码算法的加解密速度,并行化实现了小素数试除和Miller-Rabin素性测试两大关键步骤,使其在进行素性测试的同时能进行小素数试除,从而大幅减少了小素数试除单独运算消耗的时间.为了加速Miller-Rabin素性测试须要反复调用的模乘运算单元,采用一种基于字的高基Montgomery算法及多级流水结构,设计了一种可配置的高速模乘运算电路.经FPGA(现场可编程门阵列)测试,在100 MHz频率下,生成的512bit大素数的平均耗时约为75ms,生成的1 024bit密钥对的平均耗时约为166ms,耗时只有参照结果的54.2%左右.
- 郑朝霞吴旭峰季媛媛刘尹
- 关键词：RSA算法MONTGOMERY算法
