国家高技术研究发展计划(2002AA1Z1320)
- 作品数：4 被引量：11H指数：2
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- 相关机构：浙江大学郑州大学更多>>
- 发文基金：国家高技术研究发展计划更多>>
- 相关领域：电子电信更多>>
- 一种新型的用于高速串行接口电路的单片锁相环电路设计被引量：3
- 2006年
- 本文提出了一种新型的适用于USB2.0高速模式480MHz时钟产生的单片锁相环(PLL)电路。该PLL电路由一个鉴频鉴相器电路、一个电荷泵、一个低通滤波器、一个压控振荡器和分频器组成。论文着重对由环型差分对组成的压控振荡器电路进行了优化。电路的设计基于TSMC的0.25μmCMOS混合信号模型,电路的前后仿真结果表明该电路不仅能产生频率为480MHz的时钟信号,并且抖动(jitter)只有2psrms,锁定时间(locktime)是1.8μs,完全满足USB2.0接口芯片对PLL的要求。
- 孙振国何乐年温显光严晓浪
- 关键词：锁相环低通滤波器压控振荡器
- 一种新型的用于高速串行接口的数据处理电路被引量：1
- 2005年
- 本文提出了一种新型的用于USB2.0高速模式下(480Mbps的数据传送率)的数据处理电路。这种电路采用八位并行的方法将数据转换为USB协议规定的数据格式,包含一个高速、低功耗的并串转换电路及一个八分频电路。芯片设计基于TSMC公司的0.25μmCMOS混合信号模型,采用半定制(semi-custom)的设计流程。电路的前后仿真结果表明该数据处理电路达到了480MHz的传输速度,符合USB2.0的要求。
- 唐永建何乐年严晓浪
- 关键词：高速串行接口USB2.0并串转换并行处理
- 一种用于高速串行接口电路的偏置产生方法及实现
- 2007年
- 提出了一种符合USB高速模式的偏置产生方法，针对常规偏置设计方法特点，将偏置电路融合于接口电路本身．介绍了USB高速串行接口电路架构，分析了其中偏置电路的产生机理、设计方法，最后，给出了偏置电路的完整实现，电路前后仿真基于Cadence的spectre仿真软件，电路设计和流片基于TSMC的CMOS0．25um混合信号模型，前后仿真实验和流片测试结果表明：基于所设计的偏置，USB高速模式下的发送器、接收器均可正确工作；能隙基准部分在输入电压为2．5V，在-50～70℃范围内，输出电压稳定在1．2337～1.2356V，输出电压变化率为0.154％，
- 李浩亮叶会英徐力平
- 关键词：高速串行接口偏置发送器接收器
- 高速PLL电路中的电荷泵电路设计被引量：8
- 2004年
- 提出了一种适用于USB2.0高速模式480MHz时钟产生的单片锁相环(PLL)电路中的新型电荷泵电路设计。电路设计是基于TSMC公司的0.25umCMOS混合信号模型,采用了正反馈及与电源无关的带隙基准设计方法,着重解决传统电荷泵电路设计中存在的电荷注入现象(ChargeInjection)。仿真结果表明本文的设计方案提高了电路的开关速度,符合480MHz速度的PLL对电荷泵电路的要求。
- 温显光解宁何乐年徐新民孙振国
- 关键词：电荷泵锁相环正反馈带隙基准
