国家高技术研究发展计划(2001AA121074)
- 作品数：8 被引量：54H指数：3
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- 具有90°可调移相的万兆以太网数据判决芯片设计被引量：2
- 2003年
- 介绍了用法国OMMIC公司 0 2 μmGaAsPHEMT工艺设计的具有 90°可调移相的万兆以太网数据判决芯片的模块及单元电路的结构 ,给出了仿真结果及版图 ,最后给出分析和结论 .该芯片的判决电路采用SCFL (源级耦合晶体管逻辑 )的D触发器结构 ,根据矢量叠加原理设计 ,采用差动电流放大器构成可调移相器 .该芯片可直接用于万兆以太网IEEE 80 2 3ae中 10GBASE R和 10GBASE W的物理媒介配属层的时钟数据恢复模块中 .
- 程树东朱恩孟凡生孙玲吴春红费瑞霞王志功
- 关键词：万兆以太网数据判决触发器移相器
- 万兆以太网物理层解码电路设计被引量：2
- 2003年
- 采用 0 18umCMOS工艺设计了万兆以太网 10GBASE R标准的物理层电路芯片 .该芯片接收 16路 64 4 5 3Mb/s的并行数据 ,输出 72路 15 6 2 5Mb/s的并行数据 .电路采用并行处理方式 .
- 费瑞霞朱恩赵文虎王志功
- 关键词：解码解扰器
- 基于逻辑设计的光纤通信8B/10B编解码方法研究被引量：38
- 2003年
- 本文研究了8B/10B编码中的内在相关性,并在此基础上提出一种基于逻辑设计的编、解码方法,以达到简化实现结构,用于大规模集成电路设计的目的。仿真结果证明本方法的逻辑运算量小、速度快、可靠性高。同时根据仿真需要,采用0.25μm CMOS工艺制作了编解码芯片中TSPC结构D触发器,其电路面积仅为200μm2。经测试,芯片的工作频率可从150MHz一直到2.37GHz。在50欧姆负载条件下,2.37GHz时钟的二分频信号的电压峰-峰值为1.58V,信号占空比为49%,相位抖动为4ps rms。该测试结果为采用本方法设计不同速率的超高速编解码芯片奠定了基础。
- 赵文虎王志功费瑞霞朱恩吴微
- 关键词：解码逻辑运算集成电路
- 基于0.2μm GaAs PHEMT工艺的压控振荡器IC设计被引量：4
- 2003年
- 给出了一个采用0 2μmGaAsPHEMT工艺设计的全集成差分负阻式LC压控振荡器电路,芯片面积为0 52×0 7mm2。采用3 3V正电源供电,测得输出功率约-11 22dBm,频率调节范围6 058GHz～9 347GHz;在自由振荡频率7 2GHz处,测得的单边带相位噪声约为-82dBc/Hz@100kHz.
- 孙玲朱恩孟凡生吴春红费瑞霞
- 关键词：压控振荡器锁相环GAAS
- 10GBASE-X物理层并行光传输研究被引量：1
- 2007年
- 研究了符合IEEE802.3ae标准的万兆以太网10GBASE-X物理层技术,建立了万兆以太网10GBASE-X物理层点到点并行光传输系统.该系统由10GE连接单元接口（XAUI）与10Gb介质无关接口（XGMII）转换芯片、4×3.125Gbit/s 850nm自制垂直腔面发射激光器（VCSEL）并行光发射模块与并行光接收模块构成.利用现场可编程门阵列（FPGA）实现了10GBASE-X物理层编解码子层（PCS）、物理介质连接子层（PMA）的全部功能,光互联采用2m并行12芯400MHz·km 62.5μm多模带状光纤.经逻辑分析仪（Agilent 1682A）在接收端低速IO引脚测试,在接收端恢复出发端的万兆以太网帧结构数据,逻辑功能正确.
- 苗澎王志功
- 关键词：并行光传输
- 一种新结构异步FIFO的ASIC设计被引量：5
- 2005年
- 介绍了一种新结构异步FIFO(FirstInFirstOut)电路的实现方案,运用整体移位实现数据正确写入和输出,使用缓冲寄存器组存放移位产生的多余数据,适用于频率不成整数倍的异步时钟域之间的数据传输.利用串联的D触发器作为同步器,避免产生亚稳态,实现异步信号的同步.采用自顶向下、基于0.18μm标准单元库的半定制ASIC(ApplicationSpecificIntegratedCircuit)流程对其进行设计:使用Verilog硬件描述语言,利用VCS及Modelsim进行时序和功能仿真、SynopsysDC完成逻辑综合、ApolloⅡ实现自动布局布线.将该方案与传统的异步FIFO实现方案进行比较,面积大约缩小一半,工作速度提高约三分之一.
- 周磊朱礼安苏俊杰丁晓磊赵梅顾皋蔚朱恩
- 关键词：异步FIFOASIC
- 万兆以太网物理层编码子层转换芯片研究被引量：1
- 2008年
- 研制了符合IEEE802.3ae万兆以太网10GBASE-R标准物理层编码子层转换芯片,该转换芯片采用单片FPGA进行10GBASE-R标准中万兆以太网16比特接口(XSBI)与10Gb介质无关接口(XGMII)的相互转换,实现了物理层编码子层(PCS)的全部功能,并在万兆以太网物理层传输实验系统中进行了验证。
- 苗澎王志功
- 关键词：转换芯片
- 0.25 μm CMOS千兆以太网发送器设计被引量：3
- 2004年
- 分析了千兆以太网体系结构,给出了符合IEEE802.3z标准中1000BASEX规范的发送器电路结构,并采用TSMC0.25μmCMOS混合信号工艺设计了符合该规范的高速复接电路和锁相环时钟倍频电路。芯片核心电路面积分别为(0.3×0.26)mm2和(0.22×0.12)mm2。工作电压2.5V时,芯片核心电路功耗分别为120mW和100mW。时钟倍频电路的10倍频输出时钟信号频率为1.25GHz,其偏离中心频率1MHz处的单边带相位噪声仅为-109.7dBc/Hz。在驱动50Ω输出负载的条件下,1.25Gbit/s的高速输出数据信号摆幅可达到410mV。
- 黎飞王志功赵文虎鲍剑朱恩
- 关键词：发送器CMOS倍频电路电路功耗TSMC千兆以太网
