西北工业大学研究生创业种子基金(Z20040050)
- 作品数：4 被引量：15H指数：3
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- 一种改进的浮点乘加器结构的延时分析
- 2006年
- 针对一种改进的浮点乘加器结构,对关键路径的延时进行定量的估算,并将其与传统乘加器结构的延时进行比较。
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- 关键词：延时
- 一种64位浮点乘加器的设计与实现被引量：3
- 2006年
- 乘加操作是许多科学与工程应用中的基本操作,特别是在图形加速器和DSP等应用领域,浮点乘加器有着广泛的应用。论文针对PowerPC603e微处理器系统,基于SMIC0.25μm1P5MCMOS工艺,采用正向全定制的电路及版图设计方法,设计实现了一个综合使用改进Booth算法、平衡的4-2压缩器构成的Wallace树形结构、先行进位加法器的支持IEEE-754标准的64bit浮点乘加器。
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- 关键词：WALLACE树全定制
- 并行前缀加法器的研究与实现被引量：7
- 2005年
- 随着微处理器运算速度的大幅度提高,对快速加法器的需求也越来越高。当VLSI工艺进入深亚微米阶段的时候,很多情况下,无论是在面积还是在时序上连线都起着决定性的作用。文章基于不同的CMOS工艺,针对三种不同结构的并行前缀加法器,在不同数据宽度的情况下进行性能比较,根据深亚微米下金属互连线对加法器性能的影响,挑选出适合深亚微米工艺的加法器结构。
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- 关键词：并行前缀加法器
- 一种高阶除法器的设计与实现被引量：5
- 2006年
- 文章利用业界通用的FPSPEC92、FPSPEC95、LINPACK、WHETSTONE、FLOPS等浮点基准测试程序,基于阻塞步长对浮点处理性能进行分析。通过大量实验,得出浮点除法最佳执行周期为8～12拍。据此,为“龙腾R1”处理器设计了执行周期为11拍的基-256浮点除法器,并在SMIC0.18ΜM工艺下实现,恶劣环境下其运行速度为233MHZ,面积约为0.174MM2。
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- 关键词：性能分析高阶
