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基于数据预取的多核处理器末级缓存优化方法被引量：4: 2012年; 末级缓存的性能已成为影响多核处理器整体性能的关键因素.基于多核处理器在处理并行程序时各处理器核访存行为的相似性,提出一种降低访存缺失率的数据预取方法.首先记录各处理器核的访存缺失历史;然后通过分析历史信息预测各处理器核之间末级缓存缺失的关联关系,采用数据预取的方式,在处理器核出现读缺失之前为其末级缓存提供数据块.实验结果表明,对于4核和16核处理器系统,该方法可以分别降低末级缓存缺失率9.8%和18.4%,提高性能4.0%与12.4%.; 单书畅胡瑜李晓维; 关键词：多核处理器数据预取

面向高可靠片上网络通信的可重构路由算法被引量：25: 2011年; 为了满足系统芯片对通信带宽的要求,片上网络正逐渐取代总线成为当前多核及众核系统的主流互连方案,然而由于芯片特征尺寸的不断减小,芯片内发生故障的概率显著增加.为了提供可靠的片上通信,提出一种低成本的可重构路由算法.该算法基于无共享边界的矩形故障模型,按照故障区与网络边界的相对位置对故障区进行分类;针对不同类型的故障区定义了具体的路由器状态更新策略;重构后的片上网络可以容忍任意数目、任意分布的路由器以及链路故障.与当前容错设计方案不同,文中算法不需要增加虚拟通道来保证网络的无死锁特性,因此具有低成本、高可靠的特性.仿真实验结果表明,文中算法适用于处理器与缓存,或缓存与缓存之间的片上通信.; 付斌章韩银和李华伟李晓维; 关键词：片上网络容错路由

基于占用率的体系结构脆弱因子在线计算方法: 2014年; 随着CMOS工艺的不断进步,单个芯片上集成的晶体管数目快速增长,使得由高能粒子和α粒子辐射产生的软错误逐渐成为影响微处理器可靠性的重要因素。通过计算体系结构脆弱因子,量化分析软错误对微处理器中不同结构的影响,已成为指导微处理器容错设计、提高系统可靠性的重要方法。体系结构脆弱因子在线计算方法,利用体系结构脆弱因子随应用程序运行而变化的特点,指导动态选择容错技术,实现可靠性与性能之间的平衡。在对已有方法分析的基础上,提出一种基于占用率的体系结构脆弱因子在线计算方法,并在Sim-Alpha模拟器上进行验证。通过运行SPEC CPU2000基准测试程序,计算发射队列、重命名缓冲和存取队列的体系结构脆弱因子。实验结果表明,该方法能有效计算微处理器中不同结构的体系结构脆弱因子,与离线计算方法相比,发射队列、重排序缓存和存取队列三个体系结构脆弱因子的平均绝对误差仅为0.10、0.01和0.039。; 潘送军陈传鹏; 关键词：微处理器可靠性软错误容错

“存储＋逻辑”3D集成电路的硅通孔可测试性设计被引量：6: 2014年; 为了缩短硅通孔的测试时间,针对符合JESD229和IEEE1149.1边界扫描协议的"存储+逻辑"3D集成电路,提出一种硅通孔可测试性设计.首先在逻辑晶片上增加控制模块,用于控制存储晶片的边界扫描链;然后通过修改逻辑晶片上原有边界扫描链结构,实现串联和并联2种与存储晶片边界扫描链连接的模式;最后在逻辑晶片上增加寄存器,以保存测试过程所使用的配置比特,控制整体测试流程.实验数据表明,该设计仅比原有的IEEE1149.1边界扫描电路增加了0.4%的面积开销,而测试时间缩短为已有工作的1?6.; 叶靖郭瑞峰胡瑜郑武东黄宇赖李洋李晓维; 关键词：可测试性设计 IEEE

面向内存的混合容错编码动态调节设计被引量：1: 2014年; 针对内存系统中高强度的容错编码容易造成过大开销的问题,为同时实现容错强度和容错开销的权衡,提出一种低开销的支持混合容错编码的动态调节设计.通过分析发现常见纠错检错编码数据位长与校验位长存在固定的比例关系,提出一种地址映射逻辑电路;当系统存取内存数据及容错强度发生调节时,该方法可保证容错编码中校验信息的存取,实现对内存容错强度调节以及数据与校验信息在内存中分开存储的支持.实验结果表明,文中设计简单,硬件和性能代价小、功耗开销低.; 李冰单书畅胡瑜高翔李晓维; 关键词：内存系统可靠性容错设计

基于SAT的快速电路时延计算被引量：2: 2011年; 针对现有的基于时间展开电路求解时延算法在电路规模较大或者时延模型精度较高时效率较低的问题,提出一种基于子电路抽取的电路时延计算方法.基于展开电路,通过分析输出端约束找到相关的输出端,利用回溯抽取与这些输出端相关的逻辑锥子电路,并在子电路而不是在展开电路上进行求解,由于抽取的子电路的规模远小于展开电路的规模,加速了求解过程;同时提出了抽象电路的概念,并分析了抽取子电路的同构特性,通过在抽象电路上进行预处理得到学习子句,从而可以利用学习子句加速每一次的SAT求解过程.在ISCAS85和ISCAS89电路上的实验结果表明,采用文中方法使得电路时延的求解效率平均提高了约8倍.; 何子键吕涛李华伟李晓维; 关键词：可满足性

基于存储级并行的同时多线程电压紧急容错技术被引量：1: 2013年; 时钟门控等低功耗技术引起的电流波动以及供电网络上的寄生阻抗效应,共同形成感应噪声(di/dt),引起供电电压波动.过大的电压波动可能引发时延故障并影响系统正确运行,被称之为电压紧急.文章分析了同时多线程处理器中电压紧急与程序访存行为之间的关系,结合程序的存储级并行性,提出了一种线程调度方法以减少电压紧急对系统性能的影响.实验结果表明,与flush方法相比,所提方法在双线程环境下平均减少21.7%的电压紧急,在四线程环境下平均减少25.2%的电压紧急,并能够有效提高同时多线程处理器的公平性.; 胡杏潘送军胡瑜李晓维; 关键词：同时多线程存储级并行

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国家重点基础研究发展计划(2011CB302503)