国家高技术研究发展计划(2005AA110010)
- 作品数：5 被引量：12H指数：2
- 相关作者：唐志敏高茁黄海林范东睿王志远更多>>
- 相关机构：中国科学院更多>>
- 发文基金：国家重点基础研究发展计划国家高技术研究发展计划国家自然科学基金更多>>
- 相关领域：自动化与计算机技术电子电信更多>>
- 一种静态电路兼容的4GHz64位动态加法器设计被引量：3
- 2008年
- 设计了一个与静态电路兼容的64位动态加法器,采用嵌入逻辑的动态触发器,以及多相位时钟技术,实现了与上、下级静态电路的接口.在加法器内部采用稀疏先行进位策略平衡逻辑路径长度以降低内部负载,提高性能.在STMicro90nmCMOS工艺下,该加法器可工作在4GHz时钟下,功耗45.9mW.
- 王志远高茁
- 关键词：加法器动态电路
- 高速低功耗传输电路的时钟系统设计被引量：2
- 2008年
- 利用锁相环(PLL)为高速低功耗并行传输电路发射机生成时钟信号的系统。设计了一个稳压器(Voltage Regulator),为PLL中对噪声敏感的模块提供低噪声的电压源。在此基础上提出了一种新型的动态改变工作频率的方法,应用于源同步(source-synchronous)模式的高速传输电路。此方法可以在不改变PLL状态的情况下快速改变输入输出(I/O)电路的工作频率,降低功耗。整个芯片采用0.18μm CMOS工艺设计并流片测试成功。
- 黄志正杨祎高茁
- 关键词：时钟锁相环功耗
- 嵌入式处理器TLB设计方法研究被引量：4
- 2006年
- 以处理器的TLB(Translation Look-aside Buffer)部件为研究对象,探讨嵌入式处理器TLB部件的高能效设计方法.用龙芯1号这款有代表性的真实处理器为设计模型,通过对功耗、面积、关键路径和性能等多方面的试验分析,提出了新颖的TLB低功耗设计方法.在经过改进后的TLB设计中,TLB部件的RAM部分的面积减少了50%,功耗降低了92.7%,整个TLB部件的面积减少了23.7%,功耗降低了28.5%,而电路延迟几乎没有增加,处理器的性能也没有受到影响.这充分说明改进方案是非常实用而有效的.
- 范东睿黄海林唐志敏
- 关键词：TLB低功耗龙芯RAM
- 一种基于容量复用的异构CMP Cache被引量：2
- 2008年
- 多核环境下的Cache设计技术受到线延时和应用等多方面因素影响,私有和共享方案都存在各自的不足.提出了一种异构的CMP Cache结构,采用两类具有不同Cache层次的结点组成多核芯片,设计了基于间接索引的Cache容量复用等技术,提供了容量有效且访问迅速的片上存储层次.在全系统环境下对SPEC CPU2000,SPLASH2等程序的评测结果表明,异构CMP Cache结构能够适应各类应用的需要,对单进程和多线程应用平均性能提高分别可达16%和9%.异构CMP Cache同时具有硬件设计简单的特点,具有较好的工程可实现性,其设计思想将应用在未来的龙芯多核处理器设计中.
- 高翔章隆兵胡伟武
- 关键词：片上多核处理器异构高速缓存一致性
- 基于程序周期行为的快速模拟方法被引量：1
- 2007年
- 提出了一种基于程序周期行为的快速模拟方法,通过对基本块执行次数和基本块跳转关系进行统计采样和分类,选择有代表性的程序片段来执行,能够在保证模拟精度的同时极大地缩短模拟时间。实验结果表明,在模拟了龙芯2号微体系结构的sim-godson模拟器上,采用这种方法SPEC2000测试程序可以在1h内运行完,误差率不超过5%。
- 汤彦张福新唐志敏
- 关键词：性能评测统计分类
